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通过EDA设计工具了解FPGA的设计流程‘【明升体育】vip会员’

时间:2020-08-31
对于初学者而言,FPGA的设计流程否贞的又臭又长呢?呵呵,如果知道有这样的感觉,没关系,下面我就通过对软件的用于来理解FPGA的设计流程。

通过EDA设计工具了解FPGA的设计流程

  1)用于synplifypro对硬件描述语言编译器并分解netlist  综合前要留意对器件的自由选择,方法是在project-implementationoption中对要iTunes的器件和网表的分解情况展开自由选择。综合后的网表有两种:RTL级网表和门级网表(gatenetlist),通过对网表的分析可以对设计的构建方式有可行性的理解,并分析其中的错误和不合理的地方,另外还可以对关键路径的delay和slack展开分析。  用于synplifypro要再行新建工程,留意改动工作目录,然后加到所要编译器的文件,要留意top文件要最后一个加到,这样才可以确保分解的文件是以top文件来命名的  2)用于modelsim展开功能建模  引入源程序和testbench展开建模,并留存波形文件(.wlf)  3)用于quartusⅡ根据netlist展开布线,并展开时序分析  在用于quartusⅡ前要做到一些适当的设置,在assignments-edatoolssetting中的simulation中自由选择modelsim,并自由选择选项runthistoolsautomaticallyaftercompilation。如果没提早做到这些设置,可以quartus做完编译器布线后,做到某种程度的设置,然后运营EDAnetlistwriter和edasimulationtool  在用于synplifypro获得失望的netlist后,可以在synplifypro中通过option-quartusⅡ必要调用quartusⅡ,quartusⅡ对synplifypro分解的.vqm文件展开编译器,布线。然后根据设计拒绝展开时序分析和插槽调整。  4)用于modelsim展开布线后建模  由于quartusⅡ提早做到了设置,因此在编译器布线已完成后,不会在工作目录下分解modelsim建模所必须的文件和库(modelsim_work),在modelsim中将产生的文件和库所在的文件夹设置为当前目录,modelsim_work库会自动引入,新建工程不会提醒所用于的modelsim.ini文件,不应用于quartus分解的,然后引入文件(还包括testbench),展开编译器,建模的时候在library中加到modelsim_work库,在sdf选项中可以加到quartus分解的延后信息文件.sdo,留意作用域的自由选择,如果testbench中调用被测试模块的语句是send3atb,那么作用域应当写出tb,在option自由选择中可以自由选择否看代码覆盖率。另外,还可以将布线后的建模结果与功能建模的结果展开对比。右图就是小型Soc中send3a模块前后建模的对比图  通过EDA设计工具理解FPGA的设计流程  从图中可以显现出,除了有一定的延后外,输入波形恒定。  5)将quartus的波形转化成testbench的方法:  所画好波形后,通过file-export可以将波形输入到quatus的工作目录,verilog语言拓展取名为.vt,改动为.v后可以在modelsim中用于,必须解释的是如果波形中还包括输入端口的话,输入的testbench包括三个模块,一般情况下,只需将【明升体育】vip会员输出波形所画好后,输入到testbench就  实质上,我们可以显现出,整个过程实际就是:代码撰写---功能建模----综合----布局,布线----门级建模-----iTunes------板子调试  这样一看,原本HDL设计流程只不过也很明了和非常简单..